Description

L’efficacité énergétique est devenue un défi critique dans l’informatique moderne, des dispositifs IoT embarqués aux supercalculateurs. Les architectures conventionnelles à base de CMOS atteignent des limites fondamentales : fin de la loi de Dennard, dissipation statique croissante, et « mur mémoire » — les transferts de données entre processeur et mémoire représentant 70 à 90 % de l’énergie totale consommée. Le Calcul En Mémoire (IMC) s’impose comme une solution prometteuse en intégrant le calcul directement au sein des barrettes mémoire. Dans ce contexte, les transistors ferroélectriques (FeFET), compatibles CMOS, non volatils et reconfigurables, permettent de stocker un opérande de manière permanente dans la grille ferroélectrique — concept déjà démontré à l’INL.

Cette thèse s’inscrit dans le projet ANR eCAT (Enabling Computer Architecture for Tomorrow, PRCI franco-allemand 2025), impliquant l’INL, Inria Rennes, l’Université de Heidelberg et la TU Dresden, autour d’architectures hétérogènes combinant processeurs RISC-V, unités IMC à base de FeFET, Calcul Proche Mémoire (NMC) et Calcul Approximatif (AxC).

L’originalité scientifique de la thèse repose sur l’exploitation de la logique ternaire rendue possible par la capacité des dispositifs ferroélectriques à présenter des états de polarisation intermédiaires stables, permettant une logique naturelle à trois valeurs (0, 1, 2) au sein d’un seul composant. Cela ouvre des perspectives de densité d’intégration accrue et d’expressivité logique supérieure à la logique binaire conventionnelle.

La thèse se déroule en deux phases. La première consiste à étudier les conditions de programmation des états intermédiaires, puis à concevoir une bibliothèque de portes logiques ternaires élémentaires (inverseurs, portes MIN/MAX, comparateurs), caractérisées en délai, énergie et endurance via des outils EDA industriels (Cadence Virtuoso/Spectre, Synopsys). La seconde phase monte en échelle vers des opérateurs arithmétiques ternaires (additionneurs, multiplicateurs) ciblant les réseaux de neurones convolutifs. Le calcul approximatif sera exploré par modulation du schéma de programmation ferroélectrique. Les modèles obtenus seront intégrés au simulateur système d’eCAT pour quantifier les gains réels en énergie, précision et performance.

Le candidat idéal est titulaire d’un Master en microélectronique, maîtrise les flots de conception numérique, la physique des dispositifs semiconducteurs et les langages HDL (Verilog-A, VHDL, Verilog). Une expérience en mémoires non volatiles ou matériaux ferroélectriques est un atout. Rigueur, autonomie et maîtrise de l’anglais scientifique sont indispensables. La thèse est accueillie à l’INL (UMR CNRS 5270), unité multidisciplinaire d’environ 200 chercheurs, affiliée au CNRS, à l’École Centrale de Lyon, l’INSA Lyon, l’Université Lyon 1 et CPE Lyon.

Skills required

Academic Background Master’s degree in microelectronics, electrical engineering, or a closely related field. Technical Skills • Circuit design: Proficiency in digital design flows (schematic, simulation, synthesis) using industrial EDA tools, preferably Cadence Virtuoso/Spectre and Synopsys. • Device physics: Solid knowledge of semiconductor and MOS device physics; prior experience with non-volatile memories or ferroelectric materials is a plus. • Digital logic: Curiosity for non-conventional logic paradigms such as multi-valued logic and approximate computing, as well as novel memory architectures. • Programming & simulation: Fluency in hardware description languages (Verilog-A, VHDL, or Verilog); Python scripting for simulation automation is an asset. Soft Skills • Scientific rigor and intellectual autonomy. • Ability to work effectively within an international collaborative environment, with regular interactions with French and German partners of the eCAT project. Language Fluent scientific English (reading, writing, and oral presentation) is mandatory. In short, the ideal candidate combines a strong foundation in microelectronics and device physics with hands-on circuit design experience, an appetite for emerging computing paradigms, and the communication skills needed to thrive in an international research project. Application (CV including academic transcripts, cover letter) MUST be submitted through the following platform: https://ecolecentraledelyon.recruitee.com/o/centrale-lyon-doctorant-conception-de-circuit-ferroelectrique-pour-la-logique-ternaire/c/new?lang=en

Bibliography

[1] M. Jerry et al., “Ferroelectric FETs-Based Nonvolatile Logic-in-Memory Circuits,” IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 27, no. 1, pp. 159–172, Jan. 2019.

[2] K. Ni et al., “A Circuit Compatible Accurate Compact Model for Ferroelectric-FETs,” in Proc. IEEE Symp. on VLSI Technology, Honolulu, HI, USA, 2018, pp. 131–132.

[3] C. Marchand et al., “FeFET based Logic-in-Memory: an overview,” in Proc. IEEE 14th Int. Conf. on Design & Technology of Integrated Systems in Nanoscale Era (DTIS), Hammamet, Tunisia, 2021, pp. 1–6.

[4] S. Kim et al., “A Logic Synthesis Methodology for Low-Power Ternary Logic Circuits,” IEEE Transactions on Circuits and Systems I: Regular Papers, vol. 67, no. 9, pp. 3138–3151, Sep. 2020.

[5] S. K. Thirumala et al., “Ternary Compute-Enabled Memory Using Ferroelectric Transistors for Accelerating Deep Neural Networks,” in Proc. Design, Automation & Test in Europe (DATE), Grenoble, France, 2020, pp. 1–6.

Keywords

Ternary logic , Ferroelectric devices , In-Memory Computing (IMC) , Integrated circuit design