Description

Contexte

L’IA embarquée exige des architectures à faible consommation capables de traiter les données localement. Les approches conventionnelles sont freinées par les transferts répétés entre mémoire et unités de calcul.

Sujet de recherche

Le projet vise à concevoir, modéliser, simuler et caractériser une architecture de calcul en mémoire basée sur des matrices de FeFET pour accélérer l’inférence d’un réseau de neurones convolutif (CNN) destiné à l’IA embarquée. Les dispositifs et circuits seront fabriqués par une fonderie dans le cadre d’un programme MPW, puis validés expérimentalement et comparés à une référence numérique.

Activités proposées


Définir l’architecture matérielle du CNN, la représentation des poids et le partitionnement des couches dans les matrices FeFET.
Développer des modèles SPICE ou Verilog-A des FeFET, incluant la programmation analogique et les principales non-idéalités.
Concevoir les cellules mémoire, matrices MAC et circuits périphériques nécessaires à la programmation, à la lecture et à l’accumulation.
Simuler la précision, l’énergie, la latence, le débit et l’occupation silicium, en tenant compte de la variabilité, du bruit, de la rétention et de l’endurance.
Préparer les blocs de test pour fabrication MPW, développer le banc de mesure et caractériser les circuits fabriqués.
Exécuter un CNN en intégrant les données mesurées et comparer les résultats aux simulations et à une référence numérique.


Résultats attendus


Architecture FeFET de calcul en mémoire conçue, simulée et validée pour l’exécution d’un CNN.
Modèles de dispositifs et de circuits calibrés à partir des mesures expérimentales.
Circuit intégré fabriqué en MPW, banc de caractérisation et démonstration d’inférence CNN.
Évaluation quantitative de la précision, de l’énergie par inférence, de la latence et de la robustesse.